在整机的RE辐射测试中，频谱图上经常出现两种情况，一种是30M〜300M的低频包络，另一种是300M〜40G频段的高频尖峰。前者通常是由电源或接口电路驱动芯片激发电缆引起的辐射，后者通常是由于时钟通过电缆或结构上的孔和间隙泄漏到外部而引起的。本文主要讨论由时钟引起的辐射。由信号传输参考时钟引起的辐射只能通过滤波来抑制。例如，GE网络端口的四对差分线路参考时钟为125M，并且在测试过程中经常在频谱中找到125M及其倍数。通常，网络端口变压器和去耦电容器可以抑制高频噪声尖峰。通常可以通过优化时钟芯片布局来解决由时钟发生器本身或其耦合至输出电缆的输出信号引起的辐射。下面主要说明如何优化时钟电路布局和布线以解决时钟辐射问题。 1.晶体电路的应用和PCB设计。晶体通常用于单芯片微系统和定时芯片的电路中，以为电路操作提供必要的参考时钟，如下图所示。单板上的晶振电路通常相对简单，由一个晶振加上两个电容器组成，这两个电容器分别是增益电容器和相位电容器。晶体时钟电路晶体电路的布局和布线如下图所示。 PTH封装的晶体布局布线图圆柱形晶体布局布线图2.晶体电路布局布线注意事项晶体电路布局注意事项：（1）晶体电路和IC放置在同一水平线上，因此需要的孔数减少； （2）布局应紧凑，电容器应位于晶振与IC之间，并靠近晶振放置，以使至IC的时钟线尽可能短； （3）对于测试点，尽量避免短截线或使短截线尽可能短； （4）不要在附近的Swing放大功率器件（例如功率芯片，MOS管，电感器和其他产生热量大的器件）会影响晶体的输出频率； （5）晶体电路在电路板边缘上方，并且输出信号为500mil。应注意晶体电路的布线：（1）与IC在同一层上的布局，并在同一层上走线，并尽量减少孔。如果打孔，应在附近增加再循环接地孔； （2）时钟接线采用差动式接线； （3）接线应较粗，通常为8〜12mil。由于晶体时钟波形为正弦波，因此在这里采用模拟设计。 （4）信号线应接地，接地线或铜线应屏蔽接地孔； （5）晶体电路模块的区域等同于模拟区域，并且禁止其他信号通过。